爱游戏-数字芯片设计验证经验分享：将ASIC IP核移植到FPGA上——更新概念并推动改变以完成充满挑战的任务!

[导读]本系列文章从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC所用IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 本系列文章从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，江南体育必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC所用IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 在上篇文章中，我们介绍了将ASIC IP移植到FPGA原型平台上的需要性，并对原型设计中各类考量身分进行了整体概述，阐发开辟ASIC原型验证设计时需要斟酌到的IP核相干身分，和经验分享的八年夜主题的第一主题“了然需求、发现分歧”。本篇文章是SmartDV数字芯片设计经验分享系列文章的第二篇，将继续分享第二到第四主题，包罗FPGA原型的根基概念、常见挑战和根基调剂。 作为全球领先的验证解决方案和设计IP供给商，SmartDV的产物研发和工程利用团队具有丰硕的设计和验证经验。在国产年夜容量FPGA芯片和IP新品不竭面市的今天，SmartDV和此中国全资子公司“智权半导体”愿意与国内FPGA芯片开辟商、RISC-V IP和其他IP供给商、集成电路设计中间(ICC)合作，配合为国内数字芯片设计公司开辟基在当地FPGA的验证与设计平台等立异手艺与产物。 主题1：一款原型和终究ASIC实现之间的要求有何分歧? 主题2：当利用FPGA进行原型设计时会当即想到哪些根基概念? 主题3：在将专为ASIC手艺而设计的IP核移植到FPGA架构上时凡是会碰到哪些坚苦? 主题4：为了撑持基在FPGA的原型，凡是需要对ASIC IP核进行哪些更改? 主题5：我们若何确保在FPGA上实现所需的机能? 主题6：在时钟方面必需加以考量的身分有哪些? Topic 7：假如方针手艺是FPGA，而不是ASIC，那末需要若何测试IP核的功能? 主题8：设计团队还应当服膺甚么? 主题2：在利用FPGA进行原型设计时会用到哪些根基概念? 可重用性对IP核相当主要：这些内核应当尽量利用通用RTL代码来描写。这是确保用在ASIC实现的电路描写，也能够在原型设计情况中利用而无需进行重年夜更改的独一方式。这长短常主要的，由于原型设计的使命之一就是查抄RTL代码的准确性。 实现中的任何误差城市带来风险，利用经由过程ASIC逻辑综合的RTL代码来替代特定用在FPGA实例的时辰，城市发生功能性毛病。利用尽量完全不异的代码库，便可以增添在原型设计时代已获得验证的功能在ASIC实现中加以保存的可能性。关在不成能老是避免特定在FPGA组件实例化的缘由，我们将在接下来的主题4中进行更具体的会商：为了撑持基在FPGA的原型，凡是需要对ASIC IP核进行哪些更改呢? 利用已在ASIC方针架构中颠末流片验证的IP核，而且之前也已被IP供给商成功移植到FPGA组件中，便可以供给庞大的优势。这意味着不但建立电路所需的工作量可以年夜年夜削减，并且经由过程利用已在该范畴被普遍利用的预先定制电路组件，在ASIC流片后检测出故障的几率也年夜年夜下降。在这类环境下，主要的是不但可以重用纯RTL代码，并且还可以削减建立逻辑综合和结构布线(P R)设置剧本和其他所需束缚文件的工作量，由于这些凡是与IP核一路供给。所有这些都可以年夜年夜简化IP核的集成。 其他有益在原型设计的尺度是：1)FPGA的选择和2)专用EDA东西的利用。原则上来讲，经由过程选择容量尽量年夜且速度快的FPGA，或利用已贸易化的预先定制的基在FPGA的原型设计开辟板，都可以年夜年夜简化原型设计的工作。 图2：Digilent Genesys 2 FPGA开辟板是一个遍及合用的原型设计平台的案例(图片 Digilent) 将IP核集成到一个复杂的ASIC设计中，凡是也带来了在FPGA上实现不异功能的期望。必需在两种用例之间做出辨别：一方面，用在原型设计场景;另外一方面，经由过程操纵可重构平台来进行物理验证，可撑持在初期阶段(即在可供给ASIC芯片之前)就对相干的固件和软件进行测试。 因为FPGA的可编程性，在电路验证中利用FPGA已成为既定的尺度方式，便可经由过程迭代方式检测和消弭电路实现中的毛病。与纯摹拟手段比拟，FPGA撑持更多的测试周期，是以它可以发现和消弭在纯摹拟性验证方式中可能难以发现的毛病。其成果是，验证笼盖率获得了显著的增添。因为验证要末是及时履行的，要末是以略微下降的时钟速度履行，乃至可以进行持久测试。 主题3：将专为ASIC手艺设计的IP核移植到FPGA架构时凡是会碰到哪些坚苦? 与人们的假定相反，IP核的利用凡是不是一个纯洁的“即插即用”进程，即其实不是经由过程利用尺度化的组件，便可确保即刻可用的电路功能。假如方针架构是FPGA，则成果更是如斯。相反，IP核的利用需要对各类参数进行切确的计划。很是主要的是，这里应当特殊斟酌到很多IP核是专为ASIC而设计的，而且最初底子没有筹算将其移植到FPGA架构上。 另外，IP核凡是是为了知足各类各样的电路实现的要求而建立的。一个用户可能需要内核的某些特征，而另外一个用户可能需要分歧的特征、设置或束缚前提。这意味着IP核在其自己的实现时代就必需斟酌所有可能的利用场景，而且必需测试所有可能的设置装备摆设。 需要斟酌以下准则： 在ASIC上实现的电路的运行时钟频率凡是可以比FPGA的时钟频率更高。是以，在FPGA实现中应当只利用现实需要的特征。在利用IP核时，假如利用参数化来建立相干的RTL代码，而且这些代码可以很轻易地顺应各自的需求，这将带来庞大的帮忙。这也能够确保在没有重年夜延迟的环境下供给所需的功能。 在某些环境下，依然有需要下降FPGA的系统频率(例如，下降到ASIC时钟频率的二分之一或十分之一)。特殊是对接口类IP来讲，这多是一项复杂的工作，需要对外设和相干的软件和固件进行额外的更改。在建立功能时，采纳预防办法以下降系统时钟速度对IP供给商来讲是很主要的。 固然诸如PHY如许的摹拟电路可以用在ASIC上，但将电路功能移植到FPGA上时，环境并不是如斯。在某些环境下，摹拟接口可以经由过程利用FPGA SerDes IO(在所有现代FPGA器件上凡是都有供给)或高速收发器来实现，或经由过程建立一个数字“仿真PHY”来摹拟，以消弭对外部PHY装备的需求。但是，为了供给与ASIC功能不异的摹拟PHY接口，基在FPGA的原型需要利用这类外部硬件组件。主要的是要确保IP和PHY之间接口的通讯，如许各个分歧的组件之间不但可以“扳谈”，并且还可以彼此“理解”。 主题4：为了撑持基在FPGA的原型，凡是必需对ASIC IP核进行哪些更改? 如前所述，IP核应当利用通用的RTL代码来描写。通用代码的建立意味着应当尽量避免FPGA上诸如存储、IO处置模块、时钟缓冲区等特定组件的实例化。这在某些范畴是可能的，但因为各类分歧缘由其实不老是可以或许实现。如许做的缘由有良多，这里的一个例子是利用内存的实现： • 存储组件。ASIC版本的RTL代码可能包括从ASIC的单位库当选择的、用在实现的实例化内存组件。如许的实例其实不能直接映照到FPGA中，由于FPGA逻辑综合东西不克不及理解ASIC库文件;是以，来自单位库的组件是未知的，致使FPGA东西流中构成黑盒。是以，不克不及够将这类存储组件直接映照到FPGA上供给的存储布局。专门为ASIC原型而设计的专用FPGA逻辑综合东西可以读取ASIC单位库，但此类东西本钱极高，而且必需零丁采办。假如ASIC RTL包括来自某家供给商单位库的实例(例如TSMC 28)，有需要经由过程利用FPGA上供给的存储布局来建模一个存储单位，该单位可供给与从ASIC单位库当选择的存储单位具有不异的功能。 • 参数化法。因为IP核被用在各类各样的利用中，是以但愿可以或许用参数来进行描写。例如，可以或许从顶层节制全部IP核的存储巨细凡是是成心义的。这使得按照用户本身的需求来调剂存储单位的巨细和限制FPGA资本的利用会变得轻易。 • 寄放器阵列。ASIC版本的RTL代码可能包括寄放器阵列，这些寄放器阵列在期望的设置装备摆设中实现内存功能。如许的阵列凡是不会被FPGA逻辑综合东西辨认为内存，也不会映照到FPGA上可用的内存中，而是经由过程利用寄放器实现。可是，假如寄放器被用在实现而不是专用内存，则FPGA可实现的时钟频率可能会年夜年夜下降，由于存储器实现需要年夜量的寄放器。在将年夜内存描写为寄放器阵列的环境下，乃至可能没法将它们映照到FPGA上，由于FPGA上可用的寄放器数目底子不足以实现。 • 所需的存储单位。ASIC所需的存储是专门为方针利用建立的。FPGA中一对一的映照将致使所用逻辑门的数目年夜年夜增添，从而致使可实现的时钟频率下降。是以，在FPGA中利用ASIC内存凡是是不成取的。一个例子是在对功能平安有非凡要求的平安要害型利用中利用ASIC，这类利用需要查抄存储内容的准确性和因为外部影响而可能产生的毛病。 例如，为了可以或许改正α粒子的影响和由此发生的单粒子翻转(SEU)，就需要实现纠错码(ECC)电路。另外一方面，在FPGA中供给的块存储器默许具有如许的电路，假如有需要便可以经由过程非凡的逻辑综合功能属性激该死电路。实现带有额外逻辑的冗余电路几近没成心义，同时也有可能由于组件片芯占用太高而没法到达所需的时钟频率。 图3：ASIC和FPGA的存储布局分歧，时钟分派也有很年夜差别。利用锁相环/数字锁相环(PLL/DLL)电路可以简化这一点，可是专有的PLL/DLL电路都需要从响应的库中实例化。 当前所有的FPGA都包括PLL、DLL或二者的组合。这些电路撑持多项时钟操作，如时钟掉调、频率合成(例如，输入时钟频率的除法或乘法)和占空比编程。输入时钟和输出时钟可以相位对齐。固然在ASIC中有响应的电路，但在功能上存在差别。假如需要PLL/DLL，则必需从FPGA制造商的响应库中对其实例化，而且必需确保时钟分派方案顺应方针FPGA架构。 接下来： 本系列文章的方针是周全分享若何操纵ASIC IP来实现完善的FPGA验证原型的经验，在上篇和本篇在讲述了若何领会ASIC IP与FPGA验证原型的区分并提早做响应计划和调剂以后，还将具体介绍与之相干的别的四年夜主题。下一篇文章将介绍我们若何确保在FPGA上实现所需的机能?和在时钟方面必需加以考量的身分有哪些?接待存眷SmartDV全资子公司“智权半导体”微信公家号继续浏览。 最后，SmartDV在相干介绍和阐发以后，还供给现实案例：用基在FPGA的方式来验证USB 3.2 Gen2x1 Device IP USB 3.2 Gen2x1 Device IP：实现、验证和物理验证 USB 3.2 Gen2x1 Device IP的实现挑战

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来历：智权半导体

作者：Philipp Jacobsohn，SmartDV首席利用工程师；Sunil Kumar，SmartDV FPGA设计总监

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